{"id":14887,"date":"2020-07-30T09:31:53","date_gmt":"2020-07-30T07:31:53","guid":{"rendered":"https:\/\/www.bernd-leitenberger.de\/blog\/?p=14887"},"modified":"2020-08-09T17:47:15","modified_gmt":"2020-08-09T15:47:15","slug":"prozessorarchitekturentwicklung","status":"publish","type":"post","link":"https:\/\/www.bernd-leitenberger.de\/blog\/2020\/07\/30\/prozessorarchitekturentwicklung\/","title":{"rendered":"Prozessorarchitekturentwicklung"},"content":{"rendered":"<p>Im heutigen Artikel will ich knapp mal die Grundlagen der internen Optimierung von Prozessoren aufgreifen. Das Thema ist nicht neu, ich habe es auf meiner Webseite in <a href=\"https:\/\/www.bernd-leitenberger.de\/prozessoren-basics.shtml\">mehreren Artikeln<\/a> ausf&uuml;hrlich behandelt.<img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/vg07.met.vgwort.de\/na\/cb010f82c8374a98a8b2c009aa8bac6c\" alt=\"\" width=\"1\" height=\"1\" \/><!--more--><\/p>\n<h3 class=\"western\">Der Befehlszyklus<\/h3>\n<p>Ein Mikroprozessor der ersten Generationen, aber auch viele gr&ouml;&szlig;ere alte Computer arbeiteten nach dem Befehlszyklus. Die Ausf&uuml;hrung jedes Befehls unterteilte sich in drei elementare Operationen:<\/p>\n<ul>\n<li>Fetch: Den Befehl aus dem Speicher in den Prozessor holen<\/li>\n<li>Decode: Der Befehl der erst mal nur ein Bitmuster ist dekodieren, also feststellen was eigentlich gemacht werden muss<\/li>\n<li>Execute: Den Befehl ausf&uuml;hren<\/li>\n<\/ul>\n<p>Jeder Befehl besteht mindestens aus diesen drei Phasen, sie k&ouml;nnen sich aber auch wiederholen. Sind Daten Bestandteil des Befehls, so kommt mindestens ein weiterer Fetch-Zyklus hinzu, um diese zu holen. Komplexe Befehle belegen mehr als ein Byte und dann steht der Befehl nach dem ersten Decode nicht fest und es kommt noch ein Fetch \/ Decode hinzu und zuletzt ben&ouml;tigen nur einfache Befehle einen Ausf&uuml;hrungszyklus. Komplexe Befehle k&ouml;nnen davon mehrere ben&ouml;tigen. Bei mathematischen Operationen sind das z.B. Multiplikation oder Division. F&uuml;r jeden Mikroprozessor kann man so f&uuml;r einen Befehlsmix, den man anhand typischer Programme bestimmen kann angeben, wie viele Takte er typischerweise f&uuml;r eine Befehlsausf&uuml;hrung braucht. Beim Urahn der x86 Reihe, dem <a href=\"https:\/\/www.bernd-leitenberger.de\/8086.shtml\">8086<\/a> waren dies 10 Takte. Bei maximal 8 MHz bei seiner Einf&uuml;hrung konnte er also 800.000 Instruktionen pro Sekunde ausf&uuml;hren \u2013 diese Zahl (0,8 MIPS) war fr&uuml;her eine grobe Leistungsangabe. Grob nur deswegen, weil die Befehle der verschiedenen Prozessoren unterschiedlich waren und so nicht direkt vergleichbar.<\/p>\n<h3 class=\"western\">Die Pipeline<\/h3>\n<p>Intern zerf&auml;llt ein Prozessor in Untereinheiten mit jeweils einer bestimmten Funktion. Das k&ouml;nnen z.B. sein:<\/p>\n<ul>\n<li>Register: interne Speicherpl&auml;tze<\/li>\n<li>Busansteuerung: kommuniziert nach \u201eau&szlig;en\u201c mit dem Speicher oder angeschlossenen Bausteinen<\/li>\n<li>Adressgenerierung: Berechnet die n&auml;chste Adresse die geholt werden muss. Bei einfachen Prozessoren ist sie Bestandteil der Busansteuerung, bei komplexen Prozessoren, bei denen die Adresse aus verschiedenen Teilen zusammengestellt werden muss und bei denen es auch Schutzkonzepte f&uuml;r Adressbereiche gibt, ist es eine eigene Einheit.<\/li>\n<li>Befehlsdekoder: dekodiert das Bitmuster eines Befehls und schaltet die anderen Einheiten nach dessen Ablaufplan zu.<\/li>\n<li>Artithmetisch-Logische Einheit (ALU): f&uuml;hrt Rechenoperationen, Bitverkn&uuml;pfungen und Entscheidungen aus.<\/li>\n<li>Flie&szlig;kommaeinheit: FPU: F&uuml;hrt Rechnungen mit Flie&szlig;kommazahlen (Zahl + Exponent) durch.<\/li>\n<\/ul>\n<p>Das sind nur einige m&ouml;gliche Einheiten. Die erste Erkenntnis der Prozessorbauer war, dass bei dem obigen Zyklus bei jeder Phase nur eine dieser Einheiten aktiv war. Beim Fetch eben die Busansteuerung und bei Decode der Befehlsdecoder. Bei Execute hing es vom Befehl ab. Die anderen Einheiten hatten nichts zu tun. Bei einer Pipeline ist das anders. Da holt bei jedem Takt die Fetch Einheit ein Byte aus dem Speicher, der Dekoder dekodiert ein Byte und die Ausf&uuml;hrungseinheiten f&uuml;hren den Befehl aus. Da der Befehl so von Station zu Station wandert, nennt man das Pipeline.<\/p>\n<p>Das ganze klingt, aber einfacher als es ist und hat in der Praxis einige T&uuml;cken. So kann die Adresse wechseln, wenn z.B. ein Unterprogramm aufgerufen wird. Dann wurden schon Daten aus dem Speicher geholt, die man gar nicht brauchte. Trotzdem kann eine Pipeline die Ausf&uuml;hrung drastisch beschleunigen. Bei der x86 Serie wurde sie mit dem 80286 eingef&uuml;hrt, bei Gro&szlig;computern Mitte der Sechziger Jahre. Ein prominentes Beispiel war die IBM 360 Serie.<\/p>\n<p>Wie gro&szlig; eine Pipeline ist, das h&auml;ngt von der Architektur ab. Beim <a href=\"https:\/\/www.bernd-leitenberger.de\/80286.shtml\">80286<\/a> hatte sie drei Stufen also drei Befehle konnten gleichzeitig bearbeitet werden. Bei Gro&szlig;rechnern mit RISC-Architektur stellte man in den Sechzigern fest, dsas das Optimum f&uuml;r diese Befehle bei sechs Stufen lag. Demgegen&uuml;ber erreichten einige Versionen des <a href=\"https:\/\/www.bernd-leitenberger.de\/pentium-4.shtml\">Pentium 4<\/a> eine Pipeline von 32 Stufen \u2013 das war dann doch etwas zu viel und heutige Prozessoren haben zwischen 14 und 19 Stufen. Rein theoretisch kann man so mit eiern Pipeline die Ausf&uuml;hrungszeit auf minimal 1 Takt pro Befehl dr&uuml;cken, das hatte man bei der x86 Architektur mit dem 80486 erreicht, der 80 % aller Befehle in einem Takt ausf&uuml;hren konnte.<\/p>\n<h3 class=\"western\">Superskalar<\/h3>\n<p>Der Begriff \u201esuperskalar\u201c ist etwas verwirrend. Es ist so ein typisches Fachwort. Skalare sind bei Computern einfache Daten, also eine Zahl, ein Byte oder eine Adresse. Das Gegenteil davon ist der Vektor, eine Datenstruktur aus vielen Skalaren, wir w&uuml;rden dazu sagen ein Feld wie man es auch direkt in Programmiersprachen (meist mit dem Schl&uuml;sselwort \u201eArray\u201c deklarieren kann. \u201eSuper\u201c bedeutet in Latein \u201e&uuml;ber\u201c, es ist also mehr als eine skalare Architektur. Gemeint ist damit schlicht und einfach, dass die oben erw&auml;hnten Funktionseinheiten mehrfach vorhanden sind.<\/p>\n<p>Will man mehr als einen Befehl pro Takt ausf&uuml;hren, so ist logisch, das diese Einheiten mehrfach vorhanden sein m&uuml;ssen, denn nur so kann man mehr als einen Befehl pro Pipelinestufe bearbeiten. Bei Gro&szlig;computern wurde das ebenfalls Mitte der Sechziger Jahre eingef&uuml;hrt, einer der ersten Rechner war die CDC 6600. Bei der x86 Linie hatte der Pentium erstmals eine Einheit verdoppelt, das war die ALU, welche auch die meisten Operationen ausf&uuml;hren muss.<\/p>\n<p>Doch auch hier gibt es Probleme. So k&ouml;nnen Befehle voneinander abh&auml;ngen. Bei jeder Befehlszeile in einer h&ouml;heren Programmiersprache, die mehr als eine mathematische Operation beinhaltet, ist das der Fall, denn Prozessoren k&ouml;nnen (meist) nur eine Operation pro Befehl durchf&uuml;hren. Dann gibt es aber eine Abh&auml;ngigkeit \u2013 die zweite Operation braucht das Ergebnis der ersten um weiter rechnen zu k&ouml;nnen. Bei:<\/p>\n<p>D = A+ B + C<\/p>\n<p>muss man zuerst A+B addieren, bevor man zum Zwischenergebnis C addieren kann. Das h&auml;lt dann wieder auf. Die L&ouml;sung bei komplexeren Prozessoren ist eine eigene Einheit, der Scheduler, der Buch f&uuml;hrt, welche Einheiten wie belegt sind und die Befehle dann auf die Einheiten verteilt. Er kann Befehle so vorziehen, wenn wie oben ein Befehl auf ein Ergebnis warten muss. Das nennt man \u201eout of Order execution\u201c. Das ist ein m&auml;chtiges Werkzeug. Innerhalb der x86 Serie haben alle Prozessoren dieses Feature bis auf die Atoms. Wer jemals einen Computer mit einem Atom (z.B. ein billiges Notebook oder Tablett) und einen iCore Prozessor hatte ,wei&szlig; wie unterschiedlich schnell die bei &auml;hnlichem Takt sein k&ouml;nnen. Seit der <a href=\"https:\/\/www.bernd-leitenberger.de\/haswell.shtml\">Haswell-Generation<\/a> hat ein x86 Prozessor &uuml;brigens 14 Funktioneinheiten, die ALU ist als h&auml;ufigste Einheit nicht weniger als sechsmal vorhanden. Maximal 4 Befehle pro Takt k&ouml;nnen ausgef&uuml;hrt werden.<\/p>\n<h3 class=\"western\">Mehrere Kerne<\/h3>\n<p>Verh&auml;ltnism&auml;&szlig;ig sp&auml;t wurden bei der x86 Architektur mehrere Kerne eingef&uuml;hrt. Der gro&szlig;e Unterschied \u2013 der ganze Prozessor ist mehrfach vorhanden. Dazu geh&ouml;ren neben den Funktionseinheiten bei heutigen Prozessoren auch die Caches \u2013 Zwischenspeicher, weil bezahlbares DRAM schon seit 30 Jahren zu langsam f&uuml;r Prozessoren sind, Register aber auch die gesamte Verbindung zur Au&szlig;enwelt.<\/p>\n<p>Mehrere Kerne verlagern die Logik, wie man die Beschleunigung von Programmen verbessern kann, vom Prozessor auf das Betriebssystem. Es ordnet jedem Kern einen Prozess zu. Selbst wenn nur ein Benutzer am Computer sitzt, k&ouml;nnen das viele Prozesse f&uuml;r Systemaufgaben sein. Bei Gro&szlig;rechnern, die aber meist viele Benutzer bedienen, zogen Mehrkernprozessoren viel fr&uuml;her ein, da man so praktisch jedem Kern einen oder mehrere Benutzer zuweisen konnte. Auch ein einzelnes Programm kann so beschleunigt werden, weil oft in einer Schleife immer die gleiche Operation auf unterschiedlichen Daten durchgef&uuml;hrt wird, dann kann man jeden Schleifendurchlauf einem anderen Kern zuweisen. Auch dies verlagert die Logik auf eine h&ouml;here Ebene, diesmal auf die Entwicklungsumgebung welche das Programm in einer h&ouml;heren Sprache wie C in den Maschinencode &uuml;bertr&auml;gt. Der Nachteil: erfolgt das nicht, dann wird nur ein Kern benutzt.<\/p>\n<p>Ein Zwischending ist SMT \u2013 Symmetrical Multithreading. Bei Intel auch als Hyperthreading bezeichnet. Das ist im Prinzip ein Prozessor, der dem Betriebssystem mehr Kerne meldet als er tats&auml;chlich hat, z.B. acht anstatt vier. Intern nutzt er in den vier Kernen unbenutzte Einheiten, um damit die Befehle der nicht existierenden vier Kerne abzuarbeiten. Das ist also eine interne Optimierung der Auslastung. Der Nachteil: gegen&uuml;ber einem echten Kern betr&auml;gt der Gewinn an Geschwindigkeit nur 25 %. Beim obigen Beispiel w&auml;re der Prozessor also so schnell ein Prozessor mit f&uuml;nf Kernen.<\/p>\n<h3 class=\"western\">Immer mehr Kerne<\/h3>\n<p>Als Intel 2005 den ersten Mehrkernprozessor einf&uuml;hrte, versprach die Firma das sich jede Generation, also alle zwei Jahre, die Kernanzahl verdoppeln w&uuml;rde, man heute also 256 Kerne haben m&uuml;sste. Dem ist nicht so. Xenons, Prozessoren f&uuml;r Server sind mit bis zu 28 Kernen zu haben. Beim Desktop stieg die Kernanzahl sogar nur langsam und lag bis vor drei Jahren bei maximal sechs. Durch AMD und seine Ryzen-Architekltur ist da etwas Bewegung gekommen.<\/p>\n<p>Das grundlegende Problem bei mehr Kernen ist das jeder Kern nat&uuml;rlich seine eigenen Signalleitungen hat. Es gibt pro Kern mindestens 64 Daten- und 44 Adressleitungen, dazu etliche Leitungen mit Spannungen und f&uuml;r Signale oder Handshhakes. Aktuell haben die g&auml;ngigen Fassungen &uuml;ber 1.000 Anschlusspins. Das ist nicht einfach steigerbar. So ruderte Intel auch beim Xenon Phi zur&uuml;ck, der mal 256 Kerne haben sollte, als er mit mehrj&auml;hriger Verz&ouml;gerung herauskam, waren es schlie&szlig;lich 50. Die Serverprozessoren haben mehr Kerne, weil auch der Chipsatz mehr Speicherriegel zul&auml;sst, acht oder 16 pro Board. Bei der iCore Serie ist bei maximal vier Speicherslots Schluss und der Speicher muss die Daten auch liefern. 28 Prozessoren ben&ouml;tigen eben siebenmal mehr Daten pro Zeit als vier und entsprechend mehr Speicherkan&auml;le, jeden mit seinem eigenen Bus der dann weitere Anschlusspins ben&ouml;tigt.<\/p>\n<p>Grafikkarten zeigen wie eine m&ouml;gliche L&ouml;sung aussehen k&ouml;nnte. In der Architektur unterscheiden sie sich leicht von den CPU. Sie haben nicht mehr Kerne, daf&uuml;r sehr viele, bis &uuml;ber Tausend Funktionseinheiten, die meist jedoch viel einfacher aufgebaut sind als die von Prozessoren. Sie sind auf eine massiv parallele Abarbeitung von immer gleichen Daten getrimmt, nicht auf die universelle Ausf&uuml;hrung beliebiger Programme. Die Daten holen sie daher &uuml;ber sehr breite Busse (bis zu 512 Bit pro Zugriff anstatt 64) und damit dies schnell geht, ist das RAM direkt angebunden, fest auf die Karte verl&ouml;tet, wie dies bis 1990 auch bei den PC der Fall war.<\/p>\n<p>Vielleicht geht der Trend auch wieder zur&uuml;ck zu diesem Fall, dass man eben ein Mainboard mit mehreren festen RAM-Ausbaustufen anbietet, daf&uuml;r es aber einen viel breiteren Bus zum Prozessor gibt, der ebenfalls dann fest verl&ouml;tet auf dem Board ist, was die Zwischenstation &uuml;ber die Pins die man aus mechanischen Gr&uuml;nden nicht beliebig verkleinern kann, umgeht.<\/p>\n<p>Historisch wurde die Pipeline Anfang der sechziger Jahre eingef&uuml;hrt. Die IBM 7094 von 1963 gilt als einer der ersten Rechner mit einer Pipeline. Mehrere funktionelle einheiten kamen nur wenig sp&auml;ter, die CDC 6600 gilt als erster Vertreter. Sie wurde im September 1964 vorgestellt. Schwerer ist es zu benennen wann es mehrere Kerne gab. Die Abgrenzung zu mehreren funktionellen Einheiten ist schwer. Der ILLIAC 4 war im November 1975 der erste Rechner mit vielen Prozessoren, wird wegen der gro&szlig;en Zahl (256) aber eher als erster Vertreter der massiv multiparalellen Rechner angesehen. In dem Sinne, das ein Computer mehrere Einheiten hat, die aber auch isoliert alleine als Prozessor arbeiten k&ouml;nnen f&auml;llt mir pers&ouml;nlich die Cray X\/MP ein mit anfangs zwei, sp&auml;ter 4 Prozessoren, jeder war eine Cray 1. Sie teilten sich aber einen gemeinsamen Speicher.<\/p>\n<p>Bezogen auf die x86 Linie war es so, das ein 8086 ohne Pipeline 10 Takte f&uuml;r einen Befehl brauchte. Die Pipeline brachte eine Reduktion auf 1 Takt\/Befehl f&uuml;r die meisten befehle beim 80486, also der Faktor 10. Die heutigen Architekten die sich seit Haswell nicht wesentlich ge&auml;ndert haben verarbeiten durch mehrere parallele Einheiten 2,5 Befehle im Schnitt pro Takt, also ein weiterer Faktor 2,5 und die Kernzahl ist variabel je nach Prozessortyp. Im Konsumer-Segmente sind 4 bis 6 Kerne &uuml;blich. In der Summe kommt man so auf eine Steigerung um den Faktor 100 bis 150. Noch mehr brachte die Erh&ouml;hung des Taktes &#8211; heute sind 4 GHz und mehr &uuml;blich, der 8086 arbeitete mit 8 MHz, das ist der Faktor 500.<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Im heutigen Artikel will ich knapp mal die Grundlagen der internen Optimierung von Prozessoren aufgreifen. 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