{"id":17124,"date":"2023-10-12T18:15:14","date_gmt":"2023-10-12T16:15:14","guid":{"rendered":"https:\/\/www.bernd-leitenberger.de\/blog\/?p=17124"},"modified":"2023-10-12T18:15:14","modified_gmt":"2023-10-12T16:15:14","slug":"prozessorentwicklung-ganz-kurz","status":"publish","type":"post","link":"https:\/\/www.bernd-leitenberger.de\/blog\/2023\/10\/12\/prozessorentwicklung-ganz-kurz\/","title":{"rendered":"Prozessorentwicklung \u2013 ganz kurz"},"content":{"rendered":"<div class=\"pvc_clear\"><\/div>\n<p id=\"pvc_stats_17124\" class=\"pvc_stats all  \" data-element-id=\"17124\" style=\"\"><i class=\"pvc-stats-icon medium\" aria-hidden=\"true\"><svg aria-hidden=\"true\" focusable=\"false\" data-prefix=\"far\" data-icon=\"chart-bar\" role=\"img\" xmlns=\"http:\/\/www.w3.org\/2000\/svg\" viewBox=\"0 0 512 512\" class=\"svg-inline--fa fa-chart-bar fa-w-16 fa-2x\"><path fill=\"currentColor\" d=\"M396.8 352h22.4c6.4 0 12.8-6.4 12.8-12.8V108.8c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v230.4c0 6.4 6.4 12.8 12.8 12.8zm-192 0h22.4c6.4 0 12.8-6.4 12.8-12.8V140.8c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v198.4c0 6.4 6.4 12.8 12.8 12.8zm96 0h22.4c6.4 0 12.8-6.4 12.8-12.8V204.8c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v134.4c0 6.4 6.4 12.8 12.8 12.8zM496 400H48V80c0-8.84-7.16-16-16-16H16C7.16 64 0 71.16 0 80v336c0 17.67 14.33 32 32 32h464c8.84 0 16-7.16 16-16v-16c0-8.84-7.16-16-16-16zm-387.2-48h22.4c6.4 0 12.8-6.4 12.8-12.8v-70.4c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v70.4c0 6.4 6.4 12.8 12.8 12.8z\" class=\"\"><\/path><\/svg><\/i> <img loading=\"lazy\" decoding=\"async\" width=\"16\" height=\"16\" alt=\"Loading\" src=\"https:\/\/www.bernd-leitenberger.de\/blog\/wp-content\/plugins\/page-views-count\/ajax-loader-2x.gif\" border=0 \/><\/p>\n<div class=\"pvc_clear\"><\/div>\n<p>Vorab: ich wei&szlig; das einige Blogleser sich gut in Prozessortechnologie auskennen. Ich selbst habe &uuml;ber die Hardwareentwicklung ja eine <a href=\"https:\/\/www.bernd-leitenberger.de\/prozessoren-basics.shtml\">ganze Rubrik<\/a> mit etlichen sehr langen Artikeln geschrieben. Aber wir leben nun mal in den Zwanziger Jahren des dritten Jahrtausends, die nachkommende Jugend. die nur noch gewohnt ist kurze Antworten von Google zu bekommen, w&auml;re mit langen Artikeln geistig hoffnungslos &uuml;berfordert. Daher habe ich die Prozessorentwicklung auf das Minimale gek&uuml;rzt.<br \/>\n<img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/vg06.met.vgwort.de\/na\/6f35b59a65c9437bac5f0c13a4915e48\" alt=\"\" width=\"1\" height=\"1\" \/><br \/>\nDieser Artikel beschriebt einige Stationen der Prozessorentwicklung am Beispiel der x86 Linie. Ich f&uuml;hrte aber jeweils noch ein Beispiel aus der Vergangenheit an, denn das meiste hat Intel nicht erfunden.<!--more--><\/p>\n<h4 class=\"western\">Intel 8080: Maschinenzyklus, Hardwareverdrahtung<\/h4>\n<p align=\"left\">Der Vorg&auml;nger der <a href=\"https:\/\/www.bernd-leitenberger.de\/x86-artikel.shtml\">x86 Linie<\/a>, die wie man an dem Namen erkennt mit dem 8086 beginnt, ist der 8 Bit Prozessor 8080. Doch er eignet sich um zwei grunds&auml;tzliche Dinge zu demonstrieren und nicht zuletzt ist der 8086 auch in der Lage ein <a href=\"https:\/\/www.bernd-leitenberger.de\/8080.shtml\">8080<\/a> Maschinensprachprogramm nach &Uuml;bersetzung in 8086 Code auszuf&uuml;hren, geh&ouml;rt also noch in dieselbe Familie.<\/p>\n<p align=\"justify\">Der 8080 arbeitet wie jeder Prozessor einen <a href=\"https:\/\/www.bernd-leitenberger.de\/prozessor-glossar.shtml\">Maschinensprachzyklus<\/a> ab, der besteht aus den drei Schritten:<\/p>\n<ul>\n<li>Fetch \u2013 etwas aus dem Speicher holen<\/li>\n<li>Decode \u2013 Befehl aus dem Bitmuster erkennen<\/li>\n<li>Execute \u2013 Befehl ausf&uuml;hren<\/li>\n<\/ul>\n<p>Jeder dieser Teile kann aus mehreren Teilschritten bestehen und es kann ein Teilzyklus wiederholt werden. So ben&ouml;tigen Befehle, die Daten laden oder speichern weitere Fetch-.Zyklen.<\/p>\n<p>Das zweite ist das der 8080 hardwareverdrahtet ist. Bei jedem Takt macht er eine Aktion, eine Schaltung schaltet nacheinander, die Schritte die erfolgen m&uuml;ssen, durch. Ein Befehl ben&ouml;tigt so zur Ausf&uuml;hrung mehrere Takte, bei dem 8080 mindestens 6.<\/p>\n<h4 class=\"western\">Intel 8086: Prefetch, Microcode<\/h4>\n<p>Als der 8086 erschien, war schon von Bedeutung das die Geschwindigkeit vom DRAM Bausteinen viel langsamer anstieg, als die Taktrate von Prozessoren. Um die Auswirkungen zu d&auml;mpfen holte der Prozessor nach einem Fetch-Zyklus gleich das n&auml;chste Befehlswort auf der folgenden Adresse ab und speicherte dies zwischen. Intern dekodierte er w&auml;hrend dieser Zeit den Befehl, griff also nicht auf den Speicher zu so war dieses Wort schon vorhanden und unter Umst&auml;nden konnte der n&auml;chste Fetch-Zyklus entfallen.<\/p>\n<p>Die bedeutendere Neuerung im <a href=\"https:\/\/www.bernd-leitenberger.de\/8086.shtml\">8086<\/a> war aber Microcode. Anstatt der Hardwareverdrahtung gibt es in ROM im Prozessor. Der Befehl wird in eine Adresse des ROMs &uuml;bersetzt und bei jedem Takt wird ein Bitmuster aus dem ROM an die Schaltung welche den Ablauf regelt, angelegt.<\/p>\n<p>Das hat einige Vorteile. Zum einen ist das ROM fertigungstechnisch viel einfacher als die Hardwareverdrahtung, spart also Transistoren. Das zweite ist das es schnell &auml;nderbar ist, was in der Entwicklung Zeit spart, bei ausgelieferten Prozessoren von Gro&szlig;rechnern wo es ein eigener Baustein ist, kann man so Fehler korrigieren, heute geht das sogar &uuml;ber automatische Patches &uuml;bers Internet. Der Hauptvorteil beim 8086 war aber, dass so Befehle realisiert werden konnten, die der Prozessor eigentlich von der Hardware her nicht beherrschte. Das waren beim 8086 zum Beispiel die Divisions- und Multiplikationsbefehle. Diese werden bei Prozessoren, die sie nicht als Schaltung beherrschen, durch ein kleines Programm realisiert. Genau so ein Programm war im ROM abgelegt, aber da die Zyklen f&uuml;r Fetch und Decode wegfielen, war es viel schneller.<\/p>\n<p>Ein prominenter Einsatz von Microcode bei Gro&szlig;rechnern war das IBM System 360, bei dem durch das Microcode-ROM alle Mitglieder der Familie denselben Code ausf&uuml;hren konnten, nur war das Microcode-ROM auf die F&auml;higkeiten der jeweiligen Maschine angepasst.<\/p>\n<h4 class=\"western\">80286 \u2013 Pipeline<\/h4>\n<p>Ein sehr einfacher Schritt einen Prozessor zu beschleunigen ist die <a href=\"https:\/\/www.bernd-leitenberger.de\/pipeline.shtml\">Pipeline<\/a>. Im oben erkl&auml;rten Maschinenzyklus ist zu jedem Zeitpunkt eine andere Einheit des Prozessors aktiv. Im Fetch der Ein-\/Ausgabeteil, bei Decode derer Befehlsdekoder und bei Execute kann es abh&auml;ngig vom Befehl variieren. Die anderen Einheiten tun nichts. Bei einer Pipeline wird pro Takt ein Befehl geholt (fetch) und pro Takt durchl&auml;uft er weiter den Maschinenzyklus. So sind aber immer mehrere Befehle gleichzeitig in Arbeit. Die Erweiterung ist relativ einfach, so fand die erste bekannte Verwendung schon Ende der F&uuml;nfziger Jahre in der ILLIAC II statt.<\/p>\n<p>Beim <a href=\"https:\/\/www.bernd-leitenberger.de\/80286.shtml\">80286<\/a> hatte die Pipeline drei Stufen, konnte also theoretisch drei Befehle gleichzeitig bearbeiten und hatte daher eine theoretische Maximalperformance der dreifachen 8086 Geschwindigkeit \u2013 in der Praxis, weil die Befehle nicht alle unabh&auml;ngig sind, also ein Befehl das Ergebnis des Vorgehenden ben&ouml;tigt, und so warten muss, ergab sich immerhin eine Geschwindigkeitssteigerung um den Faktor 2,5.<\/p>\n<h4 class=\"western\">80386 \u2013 Caches und 32 Bit<\/h4>\n<p>Wie schon bei Gro&szlig;rechnern war es schon Mitte der Achtziger so, dass RAM-Bausteine die Daten gar nicht so schnell liefern konnten, wie sie ein Prozessor verarbeiten konnte. Das ist bis heute so, w&uuml;rde man nicht Technologien wie <a href=\"https:\/\/www.bernd-leitenberger.de\/sram-dram-caches.shtml\">Caches<\/a> einsetzen, die Taktrate heutiger Rechner w&auml;re durch das RAM auf 130 bis 200 MHz begrenzt. Ein Cache ist ein Zwischenspeicher aus sehr schnellem, aber teurem RAM. Er wird von der CPU verwaltet, die sich merkt, wo im Cache welche Teile des RAM sich befinden. Er beschleunigt die CPU, weil Programme oft Programmteile wiederholen (Schleifen) oder Unterprogramme sehr h&auml;ufig anspringen. Befinden sich diese Teile im <a href=\"https:\/\/www.bernd-leitenberger.de\/cache.shtml\">Cache<\/a> so kann auf sie mit geringer Verz&ouml;gerung zugegriffen werden. Heute machen Caches einen Gro&szlig;teil der Fl&auml;che eines Prozessors aus. Ein prominenter Einsatz des Caches schon in den sechziger Jahren war ebenfalls beim IBM System 360, wo sie bei den h&ouml;herpreisigen Modellen f&uuml;r mehr Performance sorgten.<\/p>\n<p>Eine zweite Neuerung des 80386 war die Erweiterung der Architektur auf 32 Bit. Je mehr Bits ein Prozessor verarbeiten kann, desto weniger Befehle braucht er, wenn er mit gro&szlig;en Zahlen arbeiten muss. Viel bedeutender ist aber, dass mit der Bitbreite der Register auch festgelegt wird, wie viel Speicher angesprochen werden kann. 32 Bit reichte f&uuml;r 4 Gigabytes, eine enorme Gr&ouml;&szlig;e. Als der <a href=\"https:\/\/www.bernd-leitenberger.de\/80386.shtml\">386-Prozessor<\/a> 1985 erscheint, hatten die meisten PC maximal 1 MByte Speicher. So reichte die Architektur auch bis weit nach 2000, erst dann wurde auf 64 Bit nochmals verdoppelt.<\/p>\n<h4 class=\"western\">80486 \u2013 Flie&szlig;kommaarithmetik<\/h4>\n<p>Die bisherigen x86 Prozessoren verarbeiteten nur ganze Zahlen. Wollte man Flie&szlig;kommazahlen berechnen, so musste man dies per Programm tun, ebenso mathematische Funktionen wie Wurzel ziehen, Sinus oder Logarithmus-Funktion. Seit 1983 gab es einen Zusatzprozessor, den x87 Coprozessor, ein eigener Baustein, den man daf&uuml;r nutzen konnte, er konnte schon Flie&szlig;kommazahlen in Hardware verarbeiten, so ein Programm enorm beschleunigen, war aber auch immer teuer. Dieser Prozessor wurde beim <a href=\"https:\/\/www.bernd-leitenberger.de\/80486.shtml\">80486<\/a> nun integriert.<\/p>\n<p>Dei Verarbeitung von Flie&szlig;kommazahlen war immer eine Dom&auml;ne von Spielecomputern f&uuml;r naturwissenschaftlich-technische Probleme. Schon der erste Supercomputer, die <a href=\"https:\/\/www.bernd-leitenberger.de\/cdc-6600.shtml\">CDC 6600<\/a> hatte diese F&auml;higkeit. Gro&szlig;rechner f&uuml;r kommerzielle Zwecke wie Finanzen verzichteten darauf. Der Grund ist relativ simpel: Bei Finanzberechnungen ben&ouml;tigt man zum einen nur die vier Grundrechenarten und wenn man mit hinreichend gro&szlig;en Zahlen rechnet, kann man auch mit Ganzzahlen alle Berechnungen durchf&uuml;hren, man verschiebt einfach das Komma, sodass die Zahl \u201e1\u201c eben 1 Cent oder 0,01 Euro entspricht.<\/p>\n<h4 class=\"western\">Pentium \u2013 super-skalar<\/h4>\n<p>Es wurde schon die Pipeline zur Geschwindigkeitssteigerung erw&auml;hnt. Doch sie hat Grenzen. Wenn ein Befehl eine Einheit lange beansprucht, weil er viele Takte zum Durchlauf braucht, steht die ganze Pipeline. Die Idee diesen Flaschenhals aufzul&ouml;sen ist die <a href=\"https:\/\/www.bernd-leitenberger.de\/supercomputer-pc1.shtml\">Superskalarit&auml;t<\/a>, darunter versteht man, dass einzelne Funktionseinheiten mehrfach vorhanden sind. Beim Pentium war die Arithmetisch-Logische-Einheit, die bei normalem Code am meisten ausgelastet ist, doppelt vorhanden. Das beschleunigte die Abarbeitung weiter. Auch dieses Konzept ist nicht neu und wurde schon 1965 in der legend&auml;ren CDC 6600 eingef&uuml;hrt.<\/p>\n<h4 class=\"western\">Pentium Pro \u2013 out of Order execution<\/h4>\n<p>Ein zweiter Nachteil einer Pipeline ist, das Befehle im Code oft nicht unabh&auml;ngig sind. Bei der Rechnung D = A*B + C muss zuerst A*B berechnet werden, bevor C addiert werden kann. Die zweite Operation ist also von der ersten Rechnung abh&auml;ngig. Bei Out of Order Execeution sortiert die CPU die Befehle um, nimmt in diesem Beispiel den n&auml;chsten Befehl nach dieser Rechnung und zieht diesen vor. Das klingt einfach, doch da es im Code oft viele Spr&uuml;nge gibt, muss eine ausgekl&uuml;gelte Logik \u201evorhersagen\u201c wohin ein Sprung geht. Das wurde beim <a href=\"https:\/\/www.bernd-leitenberger.de\/pentium-pro.shtml\">Pentium Pro<\/a> eingef&uuml;hrt und ab dem <a href=\"https:\/\/www.bernd-leitenberger.de\/pentium-ii.shtml\">Pentium II<\/a> auch in die normale Pentium-Linie &uuml;bernommen.<\/p>\n<h4 class=\"western\">Pentium III \u2013 SSE<\/h4>\n<p>SSE ist ein Intelbegriff ( Streaming SIMD Extension) die allgemeine Bezeichnung ist SIMD, was f&uuml;r Single Instruction, Multiple Data steht. Die Idee ist, dass sehr oft in Programmen viele Zahlen, die dann oft in einem Array stehen, derselben Rechnung unterworfen werden. Bei SIMD arbeitet dann ein Befehl mit mehreren Daten. Vorg&auml;ngerl&ouml;sungen f&uuml;r SSE gab es schon ab dem Pentium, aber beim Pentium III wurden erstmals die Register so erweitert, dass doppelt so viele (einfach genaue) Flie&szlig;kommazahlen auf einmal verarbeitet werden k&ouml;nnen. Das waren 128 Bit breite Register, die vier 32 Bit Flie&szlig;kommazahlen gleichzeitig bearbeiten konnten. SSE ist heute zu AVX geworden und die Register sind inzwischen bis zu 512 Bit breit.<\/p>\n<p>Anders als die vorherigen Verbesserungen beschleunigen SSE und AVX nicht alle Programme, sondern nur Programme, die diese Befehle nutzen. Das ist bei der normalen PC-B&uuml;rosoftware nicht der Fall, sondern eher bei <a href=\"https:\/\/www.bernd-leitenberger.de\/cray.shtml\">Supercomputern<\/a> die Tausende von Prozessoren einsetzen. Auch hier gibt es ein historisches Vorbild: Der Vektor Rechner. Der ber&uuml;hmteste war die 1976 erschienene <a href=\"https:\/\/www.bernd-leitenberger.de\/cray-1.shtml\">Cray 1<\/a> die Vektorregister hatte die acht Zahlen aufnehmen konnte. Sie arbeitete aber etwas anders als SSE und AVX. W&auml;hrend SSE\/AVX ein langes Register in mehrere Teile unterteilen, und diese parallel bearbeiten, wird bei einem Vektorrechner pro Takt eine Zahl aus den Vektorregistern den Rechenwerken zugef&uuml;hrt.<\/p>\n<h4 class=\"western\">Core Duo &#8211; mehrere Kerne<\/h4>\n<p>Irgendwann kann man die Geschwindigkeit einer CPU kaum mehr steigern, beim PC gab es einen enormen Geschwindigkeitsgewinn durch interne Optimierungen, aber auch Steigerung der maximalen Taktgeschwindigkeit um den Faktor 500 in rund 25 Jahren. Nach dem Jahr 2000 stieg die Leistung aber kaum noch an. Die L&ouml;sung ist, mehrere <a href=\"https:\/\/www.bernd-leitenberger.de\/Core-Mikroarchitektur.shtml\">CPU-Kerne<\/a> auf einem Chip unterzubringen. Jede CPU hat eigene Teile wie einen eigenen Cache, alle CPU nutzen aber meist noch einen gemeinsamen gr&ouml;&szlig;eren Cache und die gesamte Ein\/Ausgabeeinheit mit der Verbindung zum Chipsatz. Intel versuchte schon vorher beim <a href=\"https:\/\/www.bernd-leitenberger.de\/pentium-4.shtml\">Pentium 4<\/a> mit Hyperthreading eine L&ouml;sung zu pr&auml;sentieren. Bei Hyperthreading wird dem Betriebssystem eine gr&ouml;&szlig;ere Zahl an Prozessorkernen mitgeteilt als tats&auml;chlich vorhandene sind und der Prozessor versucht den Code mehrerer Tasks so zu verteilen, dass alle Funktionseinheiten voll ausgelastet sind. Doch Hyperthreading bringt weitaus weniger Geschwindigkeit als ein zweiter Kern.<\/p>\n<p>Das grundlegende Problem und damit auch die Begrenzung der Kernzahl ist das der Speicher ja immer noch der gleiche wie bei einem Kern ist. Hat man doppelt so viele Kerne so ben&ouml;tigt man auch die doppelte Speicherbandbreite und das scheitert bei Desktop- oder Notebook-PC einfach an der Maximalzahl von DIMM-Steckpl&auml;tzen auf dem Motherboard. Serverprozessoren, bei Intel die Xeon-Linie, haben andere Motherboards mit nicht zwei oder vier, sondern bis zu 16 DIMM Steckpl&auml;tzen und k&ouml;nnen so auch die vielen Daten, die mehr CPU Kerne ben&ouml;tigen, liefern. Mehrere Kerne gab es schon fr&uuml;h bei den Gro&szlig;rechnern, weil die CPU-Baugruppe dort meist nur einen kleinen Teil des Computers ausmachte, konnte man leicht durch deren Verdoppeln die Leistung steigern, ohne dass der Computer gleich doppelt so teuer wurde. Zudem bediente ein Gro&szlig;rechner oft viele Benutzer, sodass man problemlos die Prozesse auf mehr Kerne aufteilen konnte.<\/p>\n<h4 class=\"western\">SD-RAM und DDR-RAM<\/h4>\n<p>Ich habe leider nicht finden k&ouml;nnen, wann dieses Feature bei der X86 Linie einzog, meine aber, es muss beim Pentium II gewesen sein. RAM war schon immer zu langsam. Bei <a href=\"https:\/\/www.bernd-leitenberger.de\/rechnerarchitekturen.shtml\">RAM<\/a> gibt es eine Zugriffszeit, in der ein Speicherbaustein die Daten intern auslesen muss und die Daten an die Datenleitungen anlegen. Diese Zugriffszeit ist zwar in den letzten 30 Jahren um den Faktor 40 besser geworden, aber die Taktrate der Prozessoren stieg im selben Zeitraum um den Faktor 500. Mit Caches kann man die Langsamkeit des Speichers kaschieren, doch je schneller ein Prozessor wird, desto mehr Daten braucht er und dann ist irgendwann auch ein Cache der Flaschenhals.<\/p>\n<p>SD-RAM basiert wie Cache auf der Eigenschaft von Code, aber auch Daten, dass er sehr lokal ist, also die Wahrscheinlichkeit ist gro&szlig;, das man sehr bald auch die Daten der nun folgenden Adressen ben&ouml;tigt. SD-RAM hat nun die gleiche Verz&ouml;gerung der Zugriffszeit beim Anfordern der Daten, dem ersten Zugriff, danach beginnt der Speicher aber automatisch die folgenden Daten auszulesen und an die Datenleitungen anzulegen. Der Prozessor muss sie synchron dazu abholen, woher die Abk&uuml;rzung SD-RAM (Synchonos Data RAM) kommt. Die Taktfrequenz daf&uuml;r wird meist in der Bezichnung der Module angegeben. Die ersten Module kamen in der zweiten H&auml;lfte der Neunziger Jahre auf den Markt und hatten eine Taktrate von 66 MHz. Sp&auml;ter folgte DDR-RAM, bei dem bei den beiden Flanken eines Taktes jeweils Daten &uuml;bertragen werden, also die doppelte Datenrate von SD-RAM. Auch hier ist die realisierbare Datenrate Teil der Bezeichnung, ein DDR4-3200 Speicher wird Daten mit 3.200 MHz &uuml;bertragen (2 x 1.600 MHz).<\/p>\n<p>Auch diese Technik ist nicht neu. Gro&szlig;rechner unterteilten den Speicher in B&auml;nke und sprachen jede Bank nacheinander an, wobei diese meist als Prefetch schon das n&auml;chste Wort vorluden. Da so sehr viele \u2013 bis zu 256 \u2013 B&auml;nke angesprochen wurden, konnten sie praktisch ohne Verz&ouml;gerung die Daten abholen, sofern auch das Programm linear ablief.<\/p>\n<p>So, das war eine kurze Einf&uuml;hrung. Heute sind Prozessoren enorm kompliziert, ich habe einmal den <a href=\"https:\/\/www.bernd-leitenberger.de\/Prozessoraufbau.shtml\">I7-12900 auseinander genommen<\/a> und in dieser ist schon ziemlich komplex. Vieles habe ich auch weggelassen, so die Einf&uuml;hrung der RISC-Maschine.<\/p>\n","protected":false},"excerpt":{"rendered":"<div class=\"pvc_clear\"><\/div>\n<p id=\"pvc_stats_17124\" class=\"pvc_stats all  \" data-element-id=\"17124\" style=\"\"><i class=\"pvc-stats-icon medium\" aria-hidden=\"true\"><svg aria-hidden=\"true\" focusable=\"false\" data-prefix=\"far\" data-icon=\"chart-bar\" role=\"img\" xmlns=\"http:\/\/www.w3.org\/2000\/svg\" viewBox=\"0 0 512 512\" class=\"svg-inline--fa fa-chart-bar fa-w-16 fa-2x\"><path fill=\"currentColor\" d=\"M396.8 352h22.4c6.4 0 12.8-6.4 12.8-12.8V108.8c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v230.4c0 6.4 6.4 12.8 12.8 12.8zm-192 0h22.4c6.4 0 12.8-6.4 12.8-12.8V140.8c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v198.4c0 6.4 6.4 12.8 12.8 12.8zm96 0h22.4c6.4 0 12.8-6.4 12.8-12.8V204.8c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v134.4c0 6.4 6.4 12.8 12.8 12.8zM496 400H48V80c0-8.84-7.16-16-16-16H16C7.16 64 0 71.16 0 80v336c0 17.67 14.33 32 32 32h464c8.84 0 16-7.16 16-16v-16c0-8.84-7.16-16-16-16zm-387.2-48h22.4c6.4 0 12.8-6.4 12.8-12.8v-70.4c0-6.4-6.4-12.8-12.8-12.8h-22.4c-6.4 0-12.8 6.4-12.8 12.8v70.4c0 6.4 6.4 12.8 12.8 12.8z\" class=\"\"><\/path><\/svg><\/i> <img loading=\"lazy\" decoding=\"async\" width=\"16\" height=\"16\" alt=\"Loading\" src=\"https:\/\/www.bernd-leitenberger.de\/blog\/wp-content\/plugins\/page-views-count\/ajax-loader-2x.gif\" border=0 \/><\/p>\n<div class=\"pvc_clear\"><\/div>\n<p>Vorab: ich wei&szlig; das einige Blogleser sich gut in Prozessortechnologie auskennen. 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Nachdem sich die ersten beiden Teile nur mit dem RCA 1802, warum er gew\u00e4hlt wurde und seiner Architektur befassten geht es heute um das Computersystem selbst. Der Artikel schlie\u00dft so an seine beiden Vorg\u00e4nger gestern und vorgestern\u2026","rel":"","context":"In &quot;Raumfahrt&quot;","block_context":{"text":"Raumfahrt","link":"https:\/\/www.bernd-leitenberger.de\/blog\/category\/raumfahrt\/"},"img":{"alt_text":"","src":"https:\/\/vg07.met.vgwort.de\/na\/6e7f572a246b4ac395de9c260733b707","width":350,"height":200},"classes":[]},{"id":18511,"url":"https:\/\/www.bernd-leitenberger.de\/blog\/2026\/01\/27\/musks-ki-rechenzentren-im-orbit\/","url_meta":{"origin":17124,"position":3},"title":"Musks KI-Rechenzentren im Orbit","author":"Bernd Leitenberger","date":"27. Januar 2026","format":false,"excerpt":"Bei meinem regelm\u00e4\u00dfigen Besuch des Space Reviews stie\u00df ich auf diesen Artikel: SpaceX, orbital data centers, and the journey to Mars. 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Februar 2026","format":false,"excerpt":"Ich habe mich ja schon mal mit diesem Thema besch\u00e4ftigt, in dem es vor allem um die Kosten und den wirtschaftlichen Unsinn ging - warum sollte ich ein Rechenzentrum in den Orbit bringen, wenn ich es billiger auf der Erde bauen kann und es auch gen\u00fcgend Gegenden gibt in denen\u2026","rel":"","context":"In &quot;Raumfahrt&quot;","block_context":{"text":"Raumfahrt","link":"https:\/\/www.bernd-leitenberger.de\/blog\/category\/raumfahrt\/"},"img":{"alt_text":"","src":"https:\/\/vg06.met.vgwort.de\/na\/78014052fde04012a2be60bd108cd4bb","width":350,"height":200},"classes":[]}],"jetpack_sharing_enabled":true,"amp_enabled":true,"_links":{"self":[{"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/posts\/17124","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/users\/169"}],"replies":[{"embeddable":true,"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/comments?post=17124"}],"version-history":[{"count":0,"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/posts\/17124\/revisions"}],"wp:attachment":[{"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/media?parent=17124"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/categories?post=17124"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.bernd-leitenberger.de\/blog\/wp-json\/wp\/v2\/tags?post=17124"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}